Cadence数字和定制/模拟设计流程获得台积电N3E 和N2工艺技术认证

5月9日消息，楷登电子近日宣布，Cadence数字和定制/模拟设计流程已通过台积电N3E和N2先进工艺的设计规则手册认证。两家公司还发布了相应的N3E和N2制程设计套件，以加快在上述节点的移动、人工智能和超大规模计算的IC设计创新。客户已开始积极使用这些新的工艺节点和经过认证的Cadence®流程来实现功率、性能和面积目标，简化模拟迁移过程，并缩短上市时间。

Cadence和TSMC紧密合作，确保其完整的RTL-to-GDS流程符合TSMC的N3E和N2节点要求，其中包括Innovus™ImplementationSystem、Quantus™ExtractionSolution和QuantusFieldSolver、Tempus™TimingSignoffSolution和ECOOption、Pegasus™VerificationSystem、Liberate™CharacterizationPortfolio、Voltus™ICPowerIntegritySolution以及Voltus-FiCustomPowerIntegritySolution。Genus™SynthesisSolution结合预测性质的iSpatial技术也支持最新的N3E和N2技术。

完整的Cadence数字实现和签核流程支持一系列新的设计特征，包括为了在N3E节点上实现最佳PPA结果，从综合到签核工程变更命令都可以使用原生的混合单元行优化技术；以及对单元引脚对齐和连接的支持。该流程可供客户快速采用，以便他们体验最新的TSMCN3E和N2工艺技术所带来的优势。

CadenceVirtuoso®Studio，包括VirtuosoSchematicEditor、VirtuosoADESuite和VirtuosoLayoutSuite，以及Spectre®SimulationPlatform，包括SpectreXSimulator、SpectreAcceleratedParallelSimulator(APS)、SpectreeXtensivePartitioningSimulator(XPS)和SpectreRFOption，这些产品在管理工艺角仿真、统计分析、设计中心化和电路优化上均做了改进。最新的VirtuosoADESuite架构能够在现代计算集群或公有云/私有云中并行运行多达数千个仿真点，从而帮助用户优化设计。

VirtuosoLayoutSuite包含多项创新，旨在提供更高效的IClayout，以提供更好的性能和扩展性；基于网格的结构化器件摆放方法，在布局、布线、填充和dummy的插入上具有互动式的助理功能；一个新的器件级自动布线工具，旨在解决先进制程节点上的挑战；在TSMC先进制程节点上跨节点移植定制设计和layout，具有增强的模拟迁移和layout重用功能；集成的寄生参数提取和EM-IR检查；以及结合PegasusVerificationSolution，进行集成式签核级别的物理验证能力。